ISE12.3增强PlanAhead设计与分析控制台，并进一步优化功耗，标志着支持AXI4接口IP的推出，和即插即用FPGA设计的实现
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赛灵思公司(Xilinx,Inc.)宣布推出ISE®12.3设计套件，这标志着这个FPGA行业领导者针对片上系统设计的互联功能模块，开始推出满足AMBA®4AXI4规范的IP核，以及用于提高生产力的PlanAhead™设计和分析控制台，同时还推出了用于降低了Spartan®-6FPGA设计动态功耗的智能时钟门控技术。
赛灵思全球市场营销高级副总裁VinRatford指出：“作为我们支持即插即用型FPGA设计互连战略的一部分，赛灵思第一个率先标准化AMBA4规范。已经在AMBAAXI3和AXI4接口IP上进行巨大投资的SoC设计人员有充分的理由选用赛灵思可编程平台，而非其它FPGA和ASIC解决方案。AXI4互连固有的灵活性使其能满足所有的性能和占位面积要求，同时也便于客户集成来自其他领域和IP提供商的IP。此外，它还能使ASIC设计人员方便地将已有的设计和IP移植到赛灵思的FPGA上来。”
赛灵思AMBA4AXI4规范的部署，意味着客户可以用统一的方法实现IP模块互连，同时还能通过对IP的利用和复用更全面地使用设计资源，并简化所有IP提供商之间的集成，进而支持即插即用的FPGA设计。就内核使用和集成工具而言，ISE设计套件12.3的推出，增强了COREGenerator™工具，通过提供高度参数化的IP以及赛灵思PlatformStudio和SystemGenerator工具，使设计人员能够迅速配置系统架构、总线和外设，从而显著加速设计进程。
ARM处理器部门营销总监MichaelDimelow指出：“随着新设计方案复杂性的不断提升和规模的不断扩大，通信与互连成为衡量系统性能的关键。AMBA标准的开放性，，为系统设计人员进行SoC和FPGA设计提供了丰富可用的IP选择，从而加快了产品的上市进程。”
MercuryComputerSystems公司SiliconIP工程总监CharlieFrazer指出：“Mercury对于标准和行业杠杆作用的支持，使得我们选择符合AXI4标准的要求。因为该标准拥有广泛的生态系统支持、拥有产品尽快上市的优势，同时和赛灵思公司的产品发展蓝图相一致。”
此外，赛灵思采用的AMBA协议也为设计人员提供了成熟的ASIC验证方法和基于现有AMBA协议的IP，使设计人员能够轻松转型采用FPGA作为首选SoC平台。
Cadence系统及SoC实现产品管理部门总监MichalSiwiski指出，“Cadence长期为SoC设计实现提供业界领先的AMBA验证解决方案，对于那些依赖于Cadence先进的IP验证以及企业级验证技术的SoC设计人员来说，我们和赛灵思合作对AMBA4AXI4规范提供的共同支持是一个好消息，他们可以通过FPGA进行原型设计或量产。我们与赛灵思的合作，意味着，设计人员在系统建模时能够使用任何工具套件获得总线功能模型，更容易验证他们的设计。”
扩展了PlanAheadRTL的设计、开发及分析控制台
ISE设计套件软件的PlanAhead设计工具现提供无缝“按钮操作”流程以及高级虚拟化和分析流程。此外，PlanAhead工具的控制台还提供项目管理、综合、COREGenerator集成、布局规划、布局布线、ChipScopePro工具集成以及比特流生成等。包括AXI4协议IP核在内的整个赛灵思IP控制台中直接访问搜索。
Spartan-6FPGA智能时钟门控技术支持
2010年5月首发的ISE12设计套件推出了FPGA业界首款专门为降低时序翻转次数而开发的具有全自动分析和高精度(逻辑片)优化功能的智能时钟门控技术，而这也正是数字设计中降低动态功耗的关键因素。该技术可以使用一系列独特的算法检测每个FPGA逻辑片中哪些顺序组件在进行时序翻转时不会改变下游逻辑和互连，从而降低30%的动态功耗。该软件生成的时钟使能逻辑可自动关闭逻辑片级不必要的翻转，从而积累所节约的电量，同时又不必关闭整个时钟网络。在ISE12.3设计套件版本中，智能时钟门控技术支持低成本Spartan-6FPGA和高性能Virtex®-6FPGA系列。
关于AMBA4AXI4协议
AXI4协议由AMBA接口规范进行定义，该规范15年前由ARM推出，是片上通信实际的业界标准。2010年3月推出的AMBA4规范专为满足业界需求而精心设计，并得到业界领先的35家OEM厂商、EDA以及包括赛灵思在内的半导体厂商的大力支持。AMBA4规范定义了AXI互连协议扩展系列，其中包括AXI4、AXI4-Lite以及AXI4-Stream等。AXI4协议定义了专为解决系统片上性能难题而精心开发的点到点(P2P)接口。其支持多个时钟域以及数据的放大与缩小。AXI4规范还包括地址流水线、乱序完成以及多线程事务处理等特性。所有特性相结合后，比基于其它总线架构的系统性能更高。赛灵思的嵌入式平台目标参考设计转化为AXI4标准后，带宽比前代目标参考设计提高两倍，客户的利益也因此得到了体现。赛灵思连接功能与DSP平台目标参考设计转化为AXI4标准后，可在实现最大数据吞吐量的同时，略微提升资源利用率。
