赛灵思（XILINX）仿真与原型设计
基于 FPGA 仿真与原型设计可快速、准确地实现 SoC 系统建模和验证并加速软件和固件的开发。
硬件仿真是对开发中的系统进行调试和功能验证的过程。综合硬件功能验证对于降低开发成本和缩短上市进程至关重要。处理设计修改时，仿真可提供快速启动和快速周转时间。此外，仿真还可提供高度的设计可访问性及调试可见性，这样，ASIC 设计人员就可在流片前发现潜在的硬件故障。随着软件复杂性和成本的急剧上升，早期的硬件验证对于降低风险和加速系统开发至关重要。
为了最大限度提高系统性能并使用仿真器实现可预测的更快设计周期，Xilinx提供了最全面的设计方法和设计开发平台。 Vivado 设计套件向仿真类系统设计人员提供了业界一流的开发体验。这是 Xilinx 第三代仿真类工具、IP 及设计流程。
对于仿真平台，Xilinx 解决方案：
- 有助于大型设计消除在许多情况下对多芯片分区的需求
- 通过提供快速的布局和路由来降低大型 ASIC 和 ASSP 设计的开发风险
- 降低系统级功耗
- 通过 ASIC 类时钟及路由架构实现高利用率
- 实现高级调试与仿真加速
- 特色 Alliance 成员
凭借 Virtex®-7 2000T FPGA 和 Virtex UltraScale™ VU440 FPGA，Xilinx 一直是最大容量 FPGA 的市场领导者。16nm Virtex UltraScale+™ 系列现在包括世界上容量最大的 FPGA - Virtex UltraScale+ VU19P FPGA，实现高端器件连续三代的持续领先。
Virtex-7 2000T 内置 ASIC 仿真功能
- 2M 逻辑单元、 6.8B 晶体管
- 36 个 12.5Gb/s 串行收发器
- 46 Mb block RAM
- 1,200 个 I/O
- 第一代 SSI 技术
Virtex UltraScale VU440 在 20nm 下将器件密度提高 4 倍
- 5.5M 系统逻辑单元、 20B 晶体管
- 48 个 16.3Gb/s 串行收发器
- 89 Mb block RAM
- 1,456 个 I/O
- 第二代 SSI 技术
Virtex UltraScale+ VU19P 具全球最大容量的 FPGA
- 拥有 900 万个系统逻辑单元、35B 晶体管
- 80 个 28Gb/s 串行收发器
- 94.5Mb block RAM
- 2,072 个 I/O
- 第三代 SSI 技术
基于 FPGA 的原型设计是在一个包含一个或多个 FPGA 的平台上实现／综合 ASIC RTL 的过程。原型设计在流片之前完成，作为芯片前系统验证流程的一部分，但也可用于软件开发的后期流片。此外，原型设计平台还包括与目标 ASIC 一起使用的外设及内存的接口。
硬件验证和 SW/FW 开发是 SoC 设计成本的主导因素。在流片之前，原型设计过程中的软硬件协同验证允许开发人员在真实部件供货之前，启动软件，实现自定义特性。此外，使用 Xilinx Vivado® 设计套件，还可协同优化设计流程，其不仅可降低成本和流片风险，而且还可提高效率，缩短上市时间。
对于基于 FPGA 的原型设计，Xilinx 解决方案：
- 可提供高性能 FPGA，加速目标设计的验证
- 减少了板级空间的要求和复杂性
- 实现灵活 I/O，创建邻接器件
- 实现高级调试、仿真加速和交互式设计微调
- 合作伙伴
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凭借 Virtex®-7 2000T FPGA 和 Virtex UltraScale™ VU440 FPGA，Xilinx 一直是最大容量 FPGA 的市场领导者。16nm Virtex UltraScale+™ 系列现在包括世界上容量最大的 FPGA - Virtex UltraScale+ VU19P FPGA，实现高端器件连续三代的持续领先。
Virtex-7 2000T 构建时，充分考虑到了 SoC 原型设计
- 2M 逻辑单元、 6.8B 晶体管
- 36 个 12.5Gb/s 串行收发器
- 46 Mb block RAM
- 1,200 个 I/O
- 第一代 SSI 技术
Virtex UltraScale VU440 在 20nm 下将器件密度提高 4 倍
- 5.5M 系统逻辑单元、 20B 晶体管
- 48 个 16.3Gb/s 串行收发器
- 89 Mb block RAM
- 1,456 个 I/O
- 第二代 SSI 技术
Virtex UltraScale+ VU19P 具全球最大容量的 FPGA
- 拥有 900 万个系统逻辑单元、35B 晶体管
- 80 个 28Gb/s 串行收发器
- 94.5Mb block RAM
- 2,072 个 I/O
- 第三代 SSI 技术
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