Xilinx FPGA开发软件为ISE.现在其版本更新比较快，大家现在常用的版本都在ISE12.1了。

买芯片网专注整合全球优质赛灵思代理商现货资源，是国内领先的Altera(英特尔)、Lattice(莱迪思)、Xilinx(赛灵思 AMD)芯片采购服务平台，买芯片网轻松满足您的芯片采购需求.

使用ISE开发FPGA，需要根据自己的设计内容和设计目标设置，在开发软件中设置一些参数。这些参数对成功开发可以说必不可少。

常用选项之一： Keep Hierachy。该参数有3个值：NO、YES、Soft.
在使用Chipscope进行调试时，如果是采用的网表插入ICON的方法的话，或者是为了便于调试，最好是保留设计的层次结构，选择Yes或Soft。Yes与Soft的区别是：
Keep Hierachy =Yes：对Debug阶段有用，XST会根据层次综合而不打破层次优化，所有寄存器名字都以名字排列，Traslate通过ucf文件可以很方面地找到需要的约束对象。
Keep Hierachy =Soft：则在综合时保持层次，在MAP阶段工具将打破层次关系；但INSTANCE名字还是保留。

在FPGA设计原型验证阶段，选YES会提高XST的综合速度。

常用选项之二：register_duplicaTIon + max_fanout + equivalent_register_removal + resource_sharing - 允许自动复制寄存器，设置最大扇出，禁止资源共享。这4个选项是对MAP和PAR的效果影响最明显的。不同的设计，他们的选择
组合方式不尽相同。要看具体设计情况。下面是其中的一种开发策略。
当TIming不满足时使用复制寄存器的方法通常能改善一些瓶颈。综合器为了节省面积而做出的某些优化可能导致对时序不利，因此关闭equivalent_register_removal和resource_sharing可能可以改善时序。