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Chiplet 技术的出现是产业链在生产效率优化需求下的必然选择。其技术核心是实现芯片之间的高速互联，因此 UCIe成员在具体包装方式上没有严格限制，两个阵营在行业内分化。

晶圆厂阵营以大面积硅中介为主，可提供更高的连接和更好的扩展；封装厂阵营努力减少硅片加工需求，提出更便宜、更划算的方案；晶圆厂和封装厂都在寻求 Chiplet 产业链价值占比较高的时代。长电科技在国内推出 TSV-less 先进的包装方案 XDFOI，引领产业发展；通富微电通过其异的晶圆级包装能力绑定 AMD 实现快速增长。

来源 长江证券《Chiplet 技术:先进包装，谁主沉浮？

作者：杨洋 韩字杰，钟智华

01. Chiplet 芯片异构在制造层面效率优化

实际上，Chiplet 最初的概念原型出自 Gordon Moore 1965 年的论文《Cramming more components onto integrated circuits》；Gordon Moore 这篇文章不仅提出了著名的摩尔定律，还指出用较小的功能构建大型系统更经济，这些功能是单独包装和连接的。

2015 年，Marvell 周秀文博士在 ISSCC 会议上提出 MoChi（Modular Chip，模块化芯片的概念 Chiplet 现代信息技术产业的发展不是探索未知的过程，而是需求驱动技术升级，Chiplet 在生产效率优化的需要下，技术的出现是产业链的必然选择。

计算机可以根据一系列指令自动执行任何算术或逻辑操作串行的设备。在日常生活中，我们使用的任何电子系统都可以被视为计算机，如计算机、手机、平板电脑甚至微波炉、遥控器等。

Chiplet 出现离不开两大趋势:

1)计算机系统的异构和集成程度越来越高

为了理解为什么行业必须选择 Chiplet，从计算机系统结构的角度来看，本报告将首先澄清计算机系统结构的重要发展理念 —— 异构计算。与现代经济体系一样，为了追求更高的产出效率，现代经济体系产生了极其庞大和复杂的产业分工体系。计算机系统的再分工是异构计算。

GPU、DPU 为了弥补 CPU 图形计算、数据处理等方面的不足 CPU 它可以专注于逻辑判断和执行，即计算机系统（System）。精细的分工也使整个系统变得巨大。不同的芯片只能集成在小型计算设备的芯片上，形成 SoC（System on Chip）。

▲ SoC 的概念（System on Chip）

随着计算机在人类现代生活中的处理工作越来越多，计算机系统结构的异构趋势将越来越明显，芯片面积将越来越大，但也需要电源管理 IC 芯片与逻辑芯片异质集成， SoC 作为一颗单独的芯片，其面积和加工方式却是受限的，所以 SoC 不是异构的终极解决方案。

2)行业解决了芯片间数据通路带宽和延迟问题

芯片的工作是执行指令，处理数据，芯片之间的互联需要巨大的带宽和超低的延迟。由于单个芯片的面积不能无限增加，将一个芯片分解成多个芯片是一个自然的想法。芯片之间的互联需要建立一个强大的数据通道，即超高频率、超大带宽和超低延迟 CoWoS 以技术为代表的先进包装技术也得到了解决。

▲ 以先进包装为基础 HBM2 为芯片提供 307GB / s 的高速带宽

2022 年 3 苹果公司于月发布 M1 Ultra 使用芯片 UltraFusion 通过两个封装结构 M1 Max 晶粒内部互连。架构上，M1 Ultra 采用了 20 核中央处理器，由 16 高性能核心和 4 个高能效核心组成。类似于市场上的功耗范围 16 核 CPU 芯片相比，M1Ultra 的性能高出 90%。两颗 M1 Max 苹果芯片领先的关键是高速互联网 UltraFusion 结构采用硅中介层连接多个芯片，可同时传输超过 10,000 个信号，从 而实现高达 2.5TB / s 互联带宽为低延迟处理器。

▲ 历代 M1 芯片内部结构图，M1 Ultra 为两枚 M1 Max 拼接而成

AMD 为了缓解储存墙的问题 Zen 3 架构的锐龙 7 5800X3D 率先采用台式处理器 3D 堆叠 L3 高速缓存，使 CPU 可访问高达 96MB L3 高速缓存，大大提高了芯片的操作效率。

▲AMD Zen 3 Chiplet

3）异构集成 塑造了高速互联 Chiplet 芯片的里程碑

综上，Chiplet 芯片龙头企业本身不是技术突破，而是由多次技术迭代进步共同塑造的里程碑。Chiplet 短期内，技术不会给行业带来太大的直接影响和变化，但从长远来看，它将改变全球集成电路行业的生态。同时，由于 Chiplet 设计、制造、 包装等环节有成熟的技术支撑，推广速度会很快。

▲ Chiplet 是 PCB 集成缩小，SoC 的解构放大

技术服务于需求，Chiplet 它的出现缓解了计算能力对晶体管数量的依赖与晶圆制造端瓶颈的矛盾。正如前面所说，它导致了 Chiplet 技术需求决定了它对行业的影响。随着现代数据处理任务对计算能力需求的不断提高，计算能力提高的核心本质上是晶体管数量的增加。

作为英特尔的创始人之一，Gordon Moore 从技术和成本的角度来看，单芯片上的晶体管数量不能无限增加；因此，行业致力于提高晶体管密度，同时尝试其他软硬件方法，如异构计算、分布式计算等。

▲ 晶体管器件生产单价与但芯片晶体管数量的关系

Chiplet 是异构计算的延伸，主要解决了芯片制造的效率问题。随着工艺的缩进，芯片

片制造有两个大瓶颈:1)28nm 未来，高工艺芯片的晶体管性价比将不再提高；2）芯片设计成本大幅增加，先进工艺芯片设计的沉没成本高得不可接受。

▲ 每个工艺每百万芯片制造成本28nm 节点以后不会减少

▲ 先进工艺芯片设计成本迅速上升(百万美元)

关于 Chiplet 如何提高设计和生产的效率 EDA、IC 设计等行业的影响：

(1)基于小芯片的面积优势，Chiplet 可大大提高大芯片的良率，提高晶圆面积的利用效率，降低成本；

（2）基于芯片组成的灵活性，将 SoC 进行 Chiplet 化学后，不同的核心 / 芯片可以选择合适的工艺单独制造，然后通过先进的包装技术进行包装，不需要使用先进的工艺在晶圆上进行集成制造，可以大大降低芯片的制造成本；

(3)基于小芯片 IP 复用性和验证特性将大规模使用 SoC 将不同的功能模块分解模块化芯粒，减少重复设计和验证环节，降低设计复杂性和设计成本，提高产品迭代速度。

▲ 与 32 核心 SoC 相比，Chiplet 可大大降低芯片制造成本

虽然优化了总制造成本，但由于先进的包装 Chiplet 因此，封测企业可能在制造过程中发挥更重要的作用 Chiplet 深度受益于趋势。Chiplet 目前封装领域百花齐放。Chiplet 核心是实现芯片间的高速互联，兼顾多芯片互联后的重新布线。因此，UCIe根据具体的包装方式，联盟没有员没有严格的限制 UCIe联盟发布的 Chiplet 白皮书，UCIe联盟支持市场上四种主流包装方式：

1） 标准包装：将芯片之间的金属连接埋入包装基板中。2） 利用硅桥连接芯片，将硅桥嵌入包装基板，如英特尔 EMIB 方案。3） 使用硅中介层（Si Interposer）连接芯片并重新布线，然后将硅中介层包装在基板上，如台积电 CoWoS 方案。4） 采用风扇出型中介层重布线，只在芯片连接处采用硅桥连接，如：日月光 FOCoS-B 方案。

▲ UCIe联盟推荐 4 种 Chiplet 封装方式

目前，台积电凭借其在晶圆OEM领域的优势 CoWoS 技术平台服务多个客户，迭代多批次，初具雏形:台积电 CoWoS 该平台的核心是硅中介层，其生产主要通过在硅片上刻蚀 TSV 通孔实现，技术难点主要实现高深宽比通孔与高密度引脚对齐。Die 与 Interposer 生产完成后，交封装厂封装。

Chiplet 包装层面的技术核心是芯片间的互联。芯片间数据传输速度和延迟是技术竞争力的关键。同时，方案的稳定性和普遍性也将深刻影响其长期发展空间。

02. 全球格局两大阵营，群雄争鹿

实现 Chiplet 所依赖的先进包装技术在产业链中尚未实现统一，主要分为晶圆工厂阵营和包装工厂阵营：晶圆工厂阵营主要是硅加工，可以提供更高的连接和更好的扩展；包装工厂阵营努力减少硅加工需求，提出更便宜、更划算的解决方案。

台积电：整合 3DFabric 实现丰富拓扑结构组合的平台。在 2.5D 和 3D 在先进的包装技术方面，台积电已经到来 2.5D 和 3D 先进封装相关技术整合3DFabric平台由客户自由选择，前期技术包括 3D 集成芯片系统（SoIC InFO-3D），后段组装测试相关技术包含 2D / 2.5D 集成扇出（InFO）以及 2.5D 的 CoWoS 系列家族。

▲ 台积电 3DFabric 平台

2.5D 台积电提供包括 CoWoS 及 InFO 两大方案。CoWoS 包含 CoWoS- S、CoWoS-R 及 CoWoS-L 三种包装方式。

CoWoS-S 使用硅中介层，使用硅片作为连接小芯片的中介层。与其他解决方案相比，大面积作为中介方案可以提供更高密度的芯片互联，但价格也更贵。

▲ 台积电 CoWoS-S 架构

CoWoS-R 采用有机转接板降低成本，其封装方案与部分封装厂提供的方式一致，有机转接板可实现的互联密度较低。

CoWoS-L 插入有机转接板的小硅桥仅用于芯片互联部分，用于相邻芯片边缘之间的高密度互联。这种实现互联的方式在成本和性能上都是如此 CoWoS-R 和 CoWoS-S 之间。

InFO 在临时载体上准确（面朝下）放置台积电后，芯片包装在环氧树脂晶圆中，然后将互连层分布到重建晶圆表面，将封装凸块直接连接到再分配层，主要包括 InFO_PoP(主要用于移动平台)，InFO_oS（主要用于 HPC 客户）及 InFO_B（InFO_PoP 三种拓扑。

▲ 台积电 InFO_PoP 及 InFO_B（bottom only）架构

▲ 台积电 InFO_OS 架构

台积电更先进的垂直芯片堆叠 3D 拓扑封装系列被称为系统级集成芯片（SoIC），芯片之间的直接铜键合间距较小。

▲ 台积电 3D 芯片堆叠 SoIC

三星：3D IC 加强封装方案 Chiplet OEM产业布局。 1990 封装技术研发从年开始，目前通过 SiP 主要技术趋势总结如下图所示，实现高端包装技术的演进。

▲ 三星电子封装布局历史沿革

2020 年 8 三星公布了月份 X Cube 3D 封装技术(全称) extended cube，意思是扩展立方体)。成熟的硅通孔用于芯片互连 TSV 工艺。目前 X Cube 已经能把 SRAM 芯片堆叠在三星生产的芯片上 7nm EUV 在工艺逻辑芯片上，更容易扩展 SRAM 为了提高数据传输速度和能效，还缩短了信号连接距离。此后发布 I-Cube 一个或多个逻辑 die 和多个 HBM die 硅中介层水平放置，异构集成。

▲ 三星电子 3D IC 解决方案

日月光：FOCoS 努力减少硅，降低成本。日月光的 FOCoS 为实现小芯片集成提供硅桥技术，称为 FOCoS-B(桥)采用带路由层的小硅片作为小芯片之间的封装内互连，如图形计算芯片 (GPU) 和高带宽内存 (HBM)。硅桥嵌入在风扇中 RDL 硅中介层是一种不能使用的层 2.5D 封装方案。

FOCoS 硅桥在包装中提供超细间距连接，可以解决系统内存带宽瓶颈的挑战。使用硅中介层 2.5D 封装相比，FOCoS-B 硅片只需将两个小芯片连接在一起，即可大大降低成本。

▲ 日月光 FOCoS 解决方案

Amkor：深度布局 TSV-less 工艺。Amkor 方面，公司 2015 年推出 SLIM 及 SWIFT 解决方案；并继续进行技术布局 2.5D / 3D TSV 封装能力。

▲ Amkor SLIM / SWIFT 解决方案

TSV-less 可用于建立先进技术 3D 结构。SLIM 及 SWIFT 方案均采用 TSV-less 简化了工艺 2.5D TSV 使用硅中介层时 PECVD 及 CMP 工序。

以 SWIFT（Silicon Wafer Integrated Fan-Out Technology）以方案为例，采用方案 RDL first 技术，RDL 线宽线距能力≤2um，μbump pitch 40um，SWIFT 多芯片集成多芯片集成 3D POP 不需要包装 TSV（TSV-Less）成本优势 HDFO 高密度扇出型封装，适用于高性能 CPU / GPU，FPGA，Mobile AP 以及 Mobile BB 等。

3D SWIFT 其独特性部分归功于与该创新晶圆级包装技术相关的小间距功能。它使积极设计规则的应用与传统不同 WLFO 以层压板为基础的可用于建立先进的包装 3D 为了应对新兴移动和网络应用的日益增长 IC 集成需求。

长电科技：国内封装龙头，TSV-less 路线引领。长电科技专注于关键应用领域， 5G 行业领先的半导体先进包装技术，如通信、高性能计算、消费、汽车和工业 SiP、WL-CSP、FC、eWLB、PiP、PoP 及 XDFOI 混合信号系列等) / 射频集成电路测试和资源优势，实现大规模生产，为市场和客户提供定制的技术解决方案。

▲ 长电科技历史沿革

XDFOI 方案预计于 2022H2 与实现量产相比 2.5D TSV，XDFOI 性能更高，可靠性更高，成本更低。XDFOI 为一种以 2.5D TSV-less 为基本技术平台的封装技术，在设计上，该技术可实现 3-4 线宽 / 最小线距可达 2μm，多层布线层可实现。

此外，采用极窄节距凸块互联技术，包装尺寸大，可集成多芯片、高带宽内存和无源设备。预计长电技术已完成超高密度布线，并开始客户样品流程 2022H2 量产、高性能运算等重点应用领域 FPGA、CPU / GPU、AI、5G、自动驾驶、智能医疗等。

长电技术的无硅通孔风机可在硅中介层形成晶圆高密度封装技术（Si Interposer）采用堆叠通孔技术（Stacked VIA）替代 TSV 技术 RDL 再布线层，2×2um 线宽间距，40um 极窄凸块互联，多层芯片叠加。

此外，XDFOI 极窄节距凸块互联技术也可以实现 44mm×44mm 包装尺寸支持多芯片、高带宽内存和无源设备的集成。这些优点为芯片异构集成提供了成本效益高、集成度高、密度互联性高、可靠性高的解决方案。

▲ 长电科技 XDFOI 2.5D 技术特征

涵盖先进封测技术 4nm 突破国内顶级封装工艺节点。长电科技 2022 年 7 月公告在进封测技术领域取得新突破，实现 4nm 手机芯片的包装和工艺工艺 CPU、GPU 与射频芯片集成包装。4nm 芯片作为种先进的硅节点技术 Chiplet 作为集成电路领域的顶级技术产品之一，可用于智能手机和5G 通信、人工智能、自动驾驶，包括 GPU、CPU、FPGA、ASIC 高性能计算领域，包括产品。

通富微电：绑定 AMD，晶圆级封装助力 Chiplet。全球封装测试行业领先，先进封装培育优质客户。通富微电成立于通富微电 1997 年，并于 2007 深圳证券交易所上市，主要从事集成电路封装测试一体化业务。2021 年全球 OSAT 中通富微电排名第五，先进包装排名第七。

目前，公司技术布局进展顺利，大规模生产已经开始 Chiplet 产品，工艺节点方面 7nm 产品量产，5nm 完成产品研发。受益于公司在封测技术方面的不断培育，目前公司和 AMD、NXP、TI、英飞凌、ST、联发科、展锐、韦尔、赵毅创新、长信存储、长江存储、集创北方等国内外细分领域的龙头客户建立了良好的合作关系，2021 年，国内客户业务规模增长超过 100%。不断稳定业务压舱石。

▲ 通富微电历史沿革

目前，该公司已建成国内顶级公司 2.5D / 3D 封装平台（VISionS）及超大尺寸 FCBGA 完成高层次再布线技术开发的研发平台。

▲ 目前通富微电封装技术进展进展

针对 Chiplet，通富微电提供晶圆级和基板级封装两种解决方案，其中晶圆级 TSV 技术是 Chiplet 技术路径的重要组成部分。WLP 晶圆级封装的大部分工艺都是对晶圆进行整体封装，封装完成后再切片。

晶圆级包装以芯片间共享基板的形式包装多个裸芯片，主要用于高性能大芯片的包装，采用次微米级硅中介层 TSV 该技术将多个芯片集成到单个包装中，可以显著降低材料成本。采用无载片技术，整个晶圆由于后硅穿孔暴露而被覆盖和翻转，并直接由环氧树脂模型树脂维持。

后摩尔时代，芯东西认为，Chiplet 由于其摩尔定律的经济效益方面，由于其高性能、低功耗、高面积利用率和低成本备受关注。后摩尔时代，Chiplet 芯片设计可以大大降低大规模芯片设计的门槛给我国集成电路产业带来了巨大的发展机遇。

 

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