现有的很多高速串口协议，都要求很低的误码率，比如CEI-6G-LR(6.375G, 40英寸走线)就要求1E-15的误码率。为满足此类低误码率要求，ALTERA高端的FPGA STRATIX IV系列，提供了片上信号质量检测电路(EYEQ)，帮助客户在高速串行IO接收处找到最优的采样位置。

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通常眼图的张开度是用来衡量接收端信号的质量。片上信号质量检测电路(EYEQ)就是一个调试诊断工具来帮助分析接收的数据路径，包括接收端的增益，噪声水平。

原理

缺省情况下，CDR恢复时钟是在眼图的中间位置采数据，。